SPC5746CSK1AMKU6 NXP
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SPC5746CSK1AMKU6 NXP
• 1 × 160 MHz Arquitectura® de alimentación e200z4 CPU de 32 bits de doble emisión – Operaciones de coma flotante de precisión simple – Caché de instrucciones de 8 KB y caché de datos de 4 KB – Codificación de longitud variable (VLE) para mejoras significativas en la densidad de código • 1 x 80 MHz Arquitectura® de alimentación e200z2 CPU de 32 bits de un solo problema – Uso de codificación de longitud variable (VLE) para una reducción significativa de la huella de tamaño del código • ECC de extremo a extremo: todos los maestros de bus, por ejemplo, los núcleos, generan un código de corrección de errores únicos, detección de errores dobles (SECDED) para cada transacción de bus: SECDED cubre datos de 64 bits y direcciones de 29 bits • Interfaces de memoria: 3 MB de memoria flash en chip compatible con el controlador de memoria flash - 3 x búferes de página de memoria flash (controlador de memoria flash de 3 puertos) - 384 KB de SRAM en chip en tres puertos RAM • Interfaces de reloj - 8-40 MHz de cristal externo (FXOSC) - 16 MHz IRC (FIRC) - 128 KHz IRC (SIRC) - 32 KHz cristal externo (SXOSC) – Unidad de monitor de reloj (CMU) – Bucle de bloqueo de fase con modulación de frecuencia (FMPLL) – Contador en tiempo real (RTC) • Unidad de protección de memoria del sistema (SMPU) con hasta 32 descriptores de región y granularidad de región de 16 bytes • 16 semáforos para administrar el acceso a recursos compartidos • Controlador de interrupciones (INTC) capaz de enrutar interrupciones a cualquier CPU • Arquitectura de conmutador de barra cruzada para el acceso simultáneo a periféricos, memoria flash y RAM de varios maestros de bus
• 1 × 160 MHz Arquitectura® de alimentación e200z4 CPU de 32 bits de doble emisión – Operaciones de coma flotante de precisión simple – Caché de instrucciones de 8 KB y caché de datos de 4 KB – Codificación de longitud variable (VLE) para mejoras significativas en la densidad de código • 1 x 80 MHz Arquitectura® de alimentación e200z2 CPU de 32 bits de un solo problema – Uso de codificación de longitud variable (VLE) para una reducción significativa de la huella de tamaño del código • ECC de extremo a extremo: todos los maestros de bus, por ejemplo, los núcleos, generan un código de corrección de errores únicos, detección de errores dobles (SECDED) para cada transacción de bus: SECDED cubre datos de 64 bits y direcciones de 29 bits • Interfaces de memoria: 3 MB de memoria flash en chip compatible con el controlador de memoria flash - 3 x búferes de página de memoria flash (controlador de memoria flash de 3 puertos) - 384 KB de SRAM en chip en tres puertos RAM • Interfaces de reloj - 8-40 MHz de cristal externo (FXOSC) - 16 MHz IRC (FIRC) - 128 KHz IRC (SIRC) - 32 KHz cristal externo (SXOSC) – Unidad de monitor de reloj (CMU) – Bucle de bloqueo de fase con modulación de frecuencia (FMPLL) – Contador en tiempo real (RTC) • Unidad de protección de memoria del sistema (SMPU) con hasta 32 descriptores de región y granularidad de región de 16 bytes • 16 semáforos para administrar el acceso a recursos compartidos • Controlador de interrupciones (INTC) capaz de enrutar interrupciones a cualquier CPU • Arquitectura de conmutador de barra cruzada para el acceso simultáneo a periféricos, memoria flash y RAM de varios maestros de bus
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