SPC5634MF2MLQ80 NXP
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SPC5634MF2MLQ80 NXP
• Parámetros de funcionamiento — Funcionamiento totalmente estático, 0 MHz – 80 MHz (más un 2% de modulación de frecuencia - 82 MHz) — Rango de funcionamiento de la temperatura de unión de –40 C a 150 C — Diseño de baja potencia – Disipación de potencia inferior a 400 mW (nominal) – Diseñado para la gestión dinámica de la potencia del núcleo y los periféricos – Activación de reloj controlada por software de periféricos – Modo de parada de baja potencia, con todos los relojes detenidos — Fabricado en un proceso de 90 nm — Lógica interna de 1,2 V — Fuente de alimentación única con 5,0 V 5% ( 4,5 V a 5,25 V) con regulador interno para proporcionar 3,3 V y 1,2 V para el núcleo — Pines de entrada y salida con 5,0 V 5% (4,5 V a 5,25 V) – 35%/65% Niveles de conmutación VDDE CMOS (con histéresis) – Histéresis seleccionable – Control de velocidad de respuesta seleccionable — Pines Nexus alimentados por alimentación de 3,3 V — Diseñado con técnicas de reducción EMI – Bucle de bloqueo de fase – Modulación de frecuencia de la frecuencia del reloj del sistema – Capacitancia de derivación en chip – Velocidad de respuesta seleccionable y Fuerza de la unidad • Procesador de núcleo e200z335 de alto rendimiento — Modelo de programador Power Architecture Book E de 32 bits — Mejoras en la codificación de longitud variable — Permite que el conjunto de instrucciones de Power Architecture se codifique opcionalmente en instrucciones mixtas de 16 y 32 bits — Da como resultado un tamaño de código más pequeño — CPU de 32 bits que cumple con la tecnología Power Architecture de un solo problema — Ejecución y retirada en orden — Manejo preciso de excepciones — Unidad de procesamiento de sucursales – Sumador de cálculo de direcciones de sucursales dedicado – Sucursal aceleración mediante búfer de instrucciones de búsqueda anticipada de bifurcaciones — Unidad de carga/almacenamiento – Latencia de carga de un ciclo – Totalmente canalizado – Compatibilidad con Big y Little Endian – Compatibilidad con el acceso desalineado – Burbujas de canalización sin carga para uso — Treinta y dos registros de propósito general (GPR) de 64 bits — Unidad de gestión de memoria (MMU) con búfer de búsqueda (TLB) de traducción totalmente asociativa de 16 entradas — Bus de instrucciones y bus de carga/almacenamiento separados — Soporte de interrupción vectorial — Latencia de interrupción < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
• Parámetros de funcionamiento — Funcionamiento totalmente estático, 0 MHz – 80 MHz (más un 2% de modulación de frecuencia - 82 MHz) — Rango de funcionamiento de la temperatura de unión de –40 C a 150 C — Diseño de baja potencia – Disipación de potencia inferior a 400 mW (nominal) – Diseñado para la gestión dinámica de la potencia del núcleo y los periféricos – Activación de reloj controlada por software de periféricos – Modo de parada de baja potencia, con todos los relojes detenidos — Fabricado en un proceso de 90 nm — Lógica interna de 1,2 V — Fuente de alimentación única con 5,0 V 5% ( 4,5 V a 5,25 V) con regulador interno para proporcionar 3,3 V y 1,2 V para el núcleo — Pines de entrada y salida con 5,0 V 5% (4,5 V a 5,25 V) – 35%/65% Niveles de conmutación VDDE CMOS (con histéresis) – Histéresis seleccionable – Control de velocidad de respuesta seleccionable — Pines Nexus alimentados por alimentación de 3,3 V — Diseñado con técnicas de reducción EMI – Bucle de bloqueo de fase – Modulación de frecuencia de la frecuencia del reloj del sistema – Capacitancia de derivación en chip – Velocidad de respuesta seleccionable y Fuerza de la unidad • Procesador de núcleo e200z335 de alto rendimiento — Modelo de programador Power Architecture Book E de 32 bits — Mejoras en la codificación de longitud variable — Permite que el conjunto de instrucciones de Power Architecture se codifique opcionalmente en instrucciones mixtas de 16 y 32 bits — Da como resultado un tamaño de código más pequeño — CPU de 32 bits que cumple con la tecnología Power Architecture de un solo problema — Ejecución y retirada en orden — Manejo preciso de excepciones — Unidad de procesamiento de sucursales – Sumador de cálculo de direcciones de sucursales dedicado – Sucursal aceleración mediante búfer de instrucciones de búsqueda anticipada de bifurcaciones — Unidad de carga/almacenamiento – Latencia de carga de un ciclo – Totalmente canalizado – Compatibilidad con Big y Little Endian – Compatibilidad con el acceso desalineado – Burbujas de canalización sin carga para uso — Treinta y dos registros de propósito general (GPR) de 64 bits — Unidad de gestión de memoria (MMU) con búfer de búsqueda (TLB) de traducción totalmente asociativa de 16 entradas — Bus de instrucciones y bus de carga/almacenamiento separados — Soporte de interrupción vectorial — Latencia de interrupción < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
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