SPC5606BF1MLQ6 NXP
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SPC5606BF1MLQ6 NXP
Características • Complejo de núcleo de CPU de 32 bits de 32 bits (e200z0h) — Cumple con la categoría integrada de tecnología Power Architecture® — Conjunto de instrucciones mejorado que permite la codificación de longitud variable (VLE) para la reducción de la huella del tamaño del código. Con la codificación opcional de instrucciones mixtas de 16 bits y 32 bits, es posible lograr una reducción significativa de la huella del tamaño del código. • Hasta 1,5 MB de memoria flash de código en chip compatible con el controlador de memoria flash • 64 (4 × 16) KB de memoria flash de datos en chip con ECC • Hasta 96 KB de SRAM en chip • Unidad de protección de memoria (MPU) con 8 descriptores de región y granularidad de región de 32 bytes en ciertos miembros de la familia (consulte la Tabla 1 para obtener más detalles). • Controlador de interrupción (INTC) capaz de manejar 204 fuentes de interrupción de prioridad seleccionable • Bucle de bloqueo de fase con modulación de frecuencia (FMPLL) • Arquitectura de conmutador de barra transversal para concurrentes acceso a periféricos, Flash o RAM desde múltiples maestros de bus • Controlador eDMA de 16 canales con múltiples fuentes de solicitud de transferencia mediante multiplexor DMA • El módulo de asistencia de arranque (BAM) admite la programación interna de Flash a través de un enlace serie (CAN o SCI) • El temporizador admite canales de E/S que proporcionan una gama de funciones de captura de entrada, comparación de salida y modulación de ancho de pulso (eMIOS) de 16 bits • 2 convertidores de analógico a digital (ADC): uno de 10 bits y otro de 12 bits • Unidad de disparo cruzado para permitir la sincronización de conversiones ADC con un evento de temporizador desde el eMIOS o PIT • Hasta 6 módulos de interfaz periférica en serie (DSPI)
Hasta 10 módulos de interfaz de comunicación en serie (LINFlex) • Hasta 6 módulos CAN completos mejorados (FlexCAN) con búferes configurables • 1 módulo de interfaz de circuito interintegrado (I2C) • Hasta 149 pines de propósito general configurables que admiten operaciones de entrada y salida (dependiendo del paquete) • Contador en tiempo real (RTC) • Fuente de reloj de un oscilador interno de 128 kHz o 16 MHz que admite activación autónoma con resolución de 1 ms con un tiempo de espera máximo de 2 segundos • Soporte opcional para RTC con fuente de reloj desde un oscilador de cristal externo de 32 kHz, que admite la activación con una resolución de 1 segundo y un tiempo de espera máximo de 1 hora • Hasta 8 temporizadores de interrupción periódica (PIT) con resolución de contador de 32 bits • Interfaz de desarrollo Nexus (NDI) según IEEE-ISTO 5001-2003 Clase Dos Plus • Pruebas de escaneo de límites de dispositivos/placas compatibles con el Grupo de Acción de Pruebas Conjuntas (JTAG) de IEEE (IEEE 1149.1) • Regulador de voltaje en chip (VREG) para la regulación del suministro de entrada para todos los niveles internos
Características • Complejo de núcleo de CPU de 32 bits de 32 bits (e200z0h) — Cumple con la categoría integrada de tecnología Power Architecture® — Conjunto de instrucciones mejorado que permite la codificación de longitud variable (VLE) para la reducción de la huella del tamaño del código. Con la codificación opcional de instrucciones mixtas de 16 bits y 32 bits, es posible lograr una reducción significativa de la huella del tamaño del código. • Hasta 1,5 MB de memoria flash de código en chip compatible con el controlador de memoria flash • 64 (4 × 16) KB de memoria flash de datos en chip con ECC • Hasta 96 KB de SRAM en chip • Unidad de protección de memoria (MPU) con 8 descriptores de región y granularidad de región de 32 bytes en ciertos miembros de la familia (consulte la Tabla 1 para obtener más detalles). • Controlador de interrupción (INTC) capaz de manejar 204 fuentes de interrupción de prioridad seleccionable • Bucle de bloqueo de fase con modulación de frecuencia (FMPLL) • Arquitectura de conmutador de barra transversal para concurrentes acceso a periféricos, Flash o RAM desde múltiples maestros de bus • Controlador eDMA de 16 canales con múltiples fuentes de solicitud de transferencia mediante multiplexor DMA • El módulo de asistencia de arranque (BAM) admite la programación interna de Flash a través de un enlace serie (CAN o SCI) • El temporizador admite canales de E/S que proporcionan una gama de funciones de captura de entrada, comparación de salida y modulación de ancho de pulso (eMIOS) de 16 bits • 2 convertidores de analógico a digital (ADC): uno de 10 bits y otro de 12 bits • Unidad de disparo cruzado para permitir la sincronización de conversiones ADC con un evento de temporizador desde el eMIOS o PIT • Hasta 6 módulos de interfaz periférica en serie (DSPI)
Hasta 10 módulos de interfaz de comunicación en serie (LINFlex) • Hasta 6 módulos CAN completos mejorados (FlexCAN) con búferes configurables • 1 módulo de interfaz de circuito interintegrado (I2C) • Hasta 149 pines de propósito general configurables que admiten operaciones de entrada y salida (dependiendo del paquete) • Contador en tiempo real (RTC) • Fuente de reloj de un oscilador interno de 128 kHz o 16 MHz que admite activación autónoma con resolución de 1 ms con un tiempo de espera máximo de 2 segundos • Soporte opcional para RTC con fuente de reloj desde un oscilador de cristal externo de 32 kHz, que admite la activación con una resolución de 1 segundo y un tiempo de espera máximo de 1 hora • Hasta 8 temporizadores de interrupción periódica (PIT) con resolución de contador de 32 bits • Interfaz de desarrollo Nexus (NDI) según IEEE-ISTO 5001-2003 Clase Dos Plus • Pruebas de escaneo de límites de dispositivos/placas compatibles con el Grupo de Acción de Pruebas Conjuntas (JTAG) de IEEE (IEEE 1149.1) • Regulador de voltaje en chip (VREG) para la regulación del suministro de entrada para todos los niveles internos
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