SAK-XC2268N-40F80LR INFINEON

• CPU de alto rendimiento con tubería de cinco etapas y MPU
– Ciclo de instrucciones de 12,5 ns @ 80 MHz de reloj de CPU (ejecución de un solo ciclo)
– Suma y resta de 32 bits en un ciclo con resultado de 40 bits
– Multiplicación de un ciclo (16 × 16 bits)
– División de fondo (32 / 16 bits) en 21 ciclos
– Instrucciones de multiplicación y acumulación (MAC) de un ciclo
– Facilidades mejoradas de manipulación de bits booleanos
– Ejecución de salto de ciclo cero
– Instrucciones adicionales para dar soporte a HLL y sistemas operativos
– Diseño basado en registros con múltiples bancos de registros variables
– Soporte rápido de cambio de contexto con dos bancos de registro locales adicionales
– 16 Mbytes de espacio de direcciones lineales totales para código y datos
– Área de registro de función especial en chip de 1.024 bytes (compatible con la familia C166)
– Unidad de protección de memoria integrada (MPU)
• Sistema de interrupción con 16 niveles de prioridad que proporciona 96 nodos de interrupción
– Entradas externas seleccionables para la generación de interrupciones y la activación
– Frecuencia de muestreo más rápida: 12,5 ns
• Transferencia de datos de un solo ciclo impulsada por interrupciones de ocho canales con controlador de eventos periféricos (PEC), punteros de 24 bits que cubren el espacio de direcciones total
• Generación de reloj a partir de fuentes de reloj internas o externas, utilizando PLL en chip o preescalador
• Hardware CRC-Checker con polinomio programable para supervisar áreas de memoria en chip
• Módulos de memoria en chip
– 8 Kbytes de RAM en espera en chip (SBRAM)
– 2 Kbytes de RAM de doble puerto en chip (DPRAM)
– Hasta 16 Kbytes de datos en chip SRAM (DSRAM)
– Hasta 16 Kbytes de programa/datos en chip SRAM (PSRAM)
– Hasta 320 Kbytes de memoria de programa en chip (memoria Flash)
– Protección del contenido de la memoria mediante código de corrección de errores (ECC)
• Módulos periféricos en chip
– Dos convertidores A/D sincronizables con hasta 16 canales, resolución de 10 bits, tiempo de conversión inferior a 1 μs, preprocesamiento de datos opcional (reducción de datos, comprobación de rango), detección de cables rotos
– Unidad de captura/comparación de propósito general de 16 canales (CC2)
– Dos unidades de captura/comparación para la generación de señales PWM flexibles (CCU6x)
– Unidad temporizadora multifuncional de uso general con 5 temporizadores
– Hasta 6 canales de interfaz serie para ser utilizados como UART, LIN, canal síncrono de alta velocidad (SPI/QSPI), interfaz de bus IIC (direccionamiento de 10 bits, 400 kbit/s), interfaz IIS
– Interfaz MultiCAN en chip (Rev. 2.0B activa) con hasta 256 objetos de mensaje (CAN completo/CAN básico) en hasta 6 nodos CAN y funcionalidad de pasarela
– Temporizador del sistema en el chip y reloj en tiempo real en el chip
• Hasta 12 Mbytes de espacio de direcciones externas para código y datos
– Características de bus externo programables para diferentes rangos de direcciones
– Buses de direcciones/datos externos multiplexados o demultiplexados
– Ancho de bus de direcciones seleccionable
– Anchura del bus de datos de 16 u 8 bits
– Cuatro señales de selección de chip programables
• Fuente de alimentación única de 3,0 V a 5,5 V
• Modos de reducción de energía y activación con administración de energía flexible
• Temporizador de vigilancia programable y guardián del oscilador
• Hasta 76 líneas de E/S de propósito general
• Cargadores de arranque en chip
• Compatible con una gama completa de herramientas de desarrollo, incluidos compiladores de C, paquetes de macroensambladores, emuladores, placas de evaluación, depuradores HLL, simuladores, desensambladores de analizadores lógicos, placas de programación
• Soporte de depuración en chip a través del puerto de acceso al dispositivo (DAP) o la interfaz JTAG
• Paquete LQFP verde de 100 pines, paso de 0,5 mm (19,7 mil)