S9S12XS128J1MAA NXP
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S9S12XS128J1MAA NXP
• CPU12X de 16 bits — Compatible con el conjunto de instrucciones S12 con la excepción de cinco instrucciones difusas (MEM, WAV, WAVR, REV, REVW) que se han eliminado — Direccionamiento indexado mejorado — Acceso a grandes segmentos de datos independientes de PPAGE
• INT (módulo de interrupción) — Siete niveles de interrupciones anidadas — Asignación flexible de fuentes de interrupción a cada nivel de interrupción. — Interrupción externa de alta prioridad (XIRQ) no enmascarable — Las siguientes entradas pueden actuar como interrupciones de activación: IRQ y XIRQ no enmascarable – CAN recibir pines – Pines de recepción SCI – Dependiendo de la opción del paquete, hasta 20 pines en los puertos J, H y P configurables como sensibles al flanco ascendente o descendente • MMC (control de mapeo de módulos) • DBG (módulo de depuración) — Supervisión del bus de la CPU con solicitudes de punto de interrupción de tipo etiqueta o de tipo fuerza — El búfer de seguimiento circular de 64 x 64 bits captura el cambio de flujo o el acceso a la memoria información • BDM (modo de depuración en segundo plano) • OSC_LCP (oscilador) — Control de bucle de baja potencia Oscilador Pierce que utiliza un cristal de 4MHz a 16MHz — Buena inmunidad al ruido — Opción Pierce de giro completo que utiliza un cristal de 2MHz a 40MHz — Transconductancia dimensionada para un margen de arranque óptimo para cristales típicos • IPLL (generación de reloj de bucle de bloqueo de fase filtrada internamente, frecuencia modulada) — No se requieren componentes externos — Opción configurable para ensanchar el espectro para reducir la radiación EMC (frecuencia modulación) • CRG (generación de reloj y reinicio) — Perro guardián COP — Interrupción en tiempo real — Monitor de reloj — Despertar rápido desde STOP en modo de reloj automático • Opciones de memoria: Flash de 64, 128 y 256 Kbyte — Flash Características generales – 64 bits de datos más 8 bits ECC (Código de corrección de errores) permiten la corrección de fallas de un solo bit y la detección de fallas dobles – Tamaño del sector de borrado de 1024 bytes – Algoritmo automatizado de programación y borrado – Esquema de protección para evitar programas accidentales o borrado – Opción de seguridad para evitar el acceso no autorizado: configuración del nivel de margen de Sense-Amp para lecturas: 4 y 8 Kbytes de espacio flash de datos
– 16 bits de datos más 6 bits ECC (código de corrección de errores) permiten la corrección de fallas de un solo bit y la detección de fallas dobles – Tamaño del sector de borrado 256 bytes – Algoritmo automatizado de programación y borrado — 4, 8 y 12 Kbytes de RAM • Convertidor de analógico a digital de 16 canales y 12 bits — Resolución de 8/10/12 bits — 3 μs, tiempo de conversión único de 10 bits — Datos de resultados justificados a la izquierda o a la derecha — Capacidad de disparo de conversión externa e interna — Oscilador interno para conversión en modos Stop — Despertar desde baja potencia modos de comparación analógicos > o <= match — Continuous conversion mode — Multiplexer for 16 analog input channels — Multiple channel scans — Pins can also be used as digital I/O • MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module) — 1 Mbit per second, CAN 2.0 A, B software compatible module – Standard and extended data frames – 0 - 8 bytes data length – Programmable bit rate up to 1 Mbps — Five receive buffers with FIFO storage scheme — Three transmit buffers with internal prioritization — Flexible identifier acceptance filter programmable as: – 2 x 32-bit – 4 x 16-bit – 8 x 8-bit — Wake-up with integrated low pass filter option — Loop back for self test — Listen-only mode to monitor CAN bus — Bus-off recovery by software intervention or automatically — 16-bit time stamp of transmitted/received messages • TIM (standard timer module) — 8 x 16-bit channels for input capture or output compare — 16-bit free-running counter with 8-bit precision prescaler — 1 x 16-bit pulse accumulator • PIT (periodic interrupt timer) — Up to four timers with independent time-out periods — Time-out periods selectable between 1 and 224 bus clock cycles
— Interrupción de tiempo de espera y disparadores periféricos — El inicio de los temporizadores se puede alinear • Hasta 8 canales x 8 bits o 4 canales x 16 bits Modulador de ancho de pulso — Período y ciclo de trabajo programables por canal — Salidas alineadas al centro o a la izquierda — Lógica de selección de reloj programable con una amplia gama de frecuencias • Módulo de interfaz periférica en serie (SPI) — Configurable para tamaños de datos de 8 o 16 bits — Dúplex completo o bidireccional de un solo cable — Transmisión y recepción con doble búfer — Modo maestro o esclavo — MSB-first o cambio de LSB primero — Opciones de polaridad y fase de reloj en serie • Dos interfaces de comunicación en serie (SCI) — Operación full-duplex o de un solo cable — Formato estándar de marca/espacio sin retorno a cero (NRZ) — Formato de retorno a cero invertido (RZI) IrDA 1.4 seleccionable con anchos de pulso programables — Selección de velocidad en baudios de 13 bits — Longitud de caracteres programable — Polaridad programable para transmisor y receptor — Despertar de recepción en el borde activo — Detección de interrupciones y detección de colisiones de transmisión compatible con LIN • Regulador de voltaje en chip — Dos reguladores de voltaje lineales paralelos con referencia de banda prohibida — Detección de bajo voltaje (LVD) con interrupción de bajo voltaje (LVI) — Circuito de restablecimiento de encendido (POR) — Restablecimiento de bajo voltaje (LVR) • Temporizador de activación de baja potencia (API) — Oscilador interno que impulsa un contador descendente — Ajustable con una precisión de +/-5% — Los períodos de tiempo de espera oscilan entre 0,2 ms y ~13 s con una resolución de 0,2 ms • Entrada/Salida: hasta 91 pines de entrada/salida (E/S) de propósito general según la opción del paquete y 2 solo entrada pines — Histéresis y dispositivo de tracción/bajada configurable en todos los pines de entrada — Potencia de la unidad configurable en todos los pines de salida • Opciones de paquete: paquete plano cuádruple de perfil bajo de 112 pines (LQFP) — paquete plano cuádruple de 80 pines (QFP)
— Paquete plano cuádruple de perfil bajo de 64 pines (LQFP) • Condiciones de funcionamiento — Amplio rango de voltaje de alimentación única de 3.135 V a 5.5 V a pleno rendimiento – Suministro separado para el regulador de voltaje interno y las E/S permiten un filtrado EMC optimizado — Frecuencia máxima de bus de CPU de 40 MHz — Rango de temperatura ambiente de –40 °C a 125 °C — Opciones de temperatura: – –40 °C a 85 °C – –40 °C a 105 °C – –40 °C a 125 °C
• CPU12X de 16 bits — Compatible con el conjunto de instrucciones S12 con la excepción de cinco instrucciones difusas (MEM, WAV, WAVR, REV, REVW) que se han eliminado — Direccionamiento indexado mejorado — Acceso a grandes segmentos de datos independientes de PPAGE
• INT (módulo de interrupción) — Siete niveles de interrupciones anidadas — Asignación flexible de fuentes de interrupción a cada nivel de interrupción. — Interrupción externa de alta prioridad (XIRQ) no enmascarable — Las siguientes entradas pueden actuar como interrupciones de activación: IRQ y XIRQ no enmascarable – CAN recibir pines – Pines de recepción SCI – Dependiendo de la opción del paquete, hasta 20 pines en los puertos J, H y P configurables como sensibles al flanco ascendente o descendente • MMC (control de mapeo de módulos) • DBG (módulo de depuración) — Supervisión del bus de la CPU con solicitudes de punto de interrupción de tipo etiqueta o de tipo fuerza — El búfer de seguimiento circular de 64 x 64 bits captura el cambio de flujo o el acceso a la memoria información • BDM (modo de depuración en segundo plano) • OSC_LCP (oscilador) — Control de bucle de baja potencia Oscilador Pierce que utiliza un cristal de 4MHz a 16MHz — Buena inmunidad al ruido — Opción Pierce de giro completo que utiliza un cristal de 2MHz a 40MHz — Transconductancia dimensionada para un margen de arranque óptimo para cristales típicos • IPLL (generación de reloj de bucle de bloqueo de fase filtrada internamente, frecuencia modulada) — No se requieren componentes externos — Opción configurable para ensanchar el espectro para reducir la radiación EMC (frecuencia modulación) • CRG (generación de reloj y reinicio) — Perro guardián COP — Interrupción en tiempo real — Monitor de reloj — Despertar rápido desde STOP en modo de reloj automático • Opciones de memoria: Flash de 64, 128 y 256 Kbyte — Flash Características generales – 64 bits de datos más 8 bits ECC (Código de corrección de errores) permiten la corrección de fallas de un solo bit y la detección de fallas dobles – Tamaño del sector de borrado de 1024 bytes – Algoritmo automatizado de programación y borrado – Esquema de protección para evitar programas accidentales o borrado – Opción de seguridad para evitar el acceso no autorizado: configuración del nivel de margen de Sense-Amp para lecturas: 4 y 8 Kbytes de espacio flash de datos
– 16 bits de datos más 6 bits ECC (código de corrección de errores) permiten la corrección de fallas de un solo bit y la detección de fallas dobles – Tamaño del sector de borrado 256 bytes – Algoritmo automatizado de programación y borrado — 4, 8 y 12 Kbytes de RAM • Convertidor de analógico a digital de 16 canales y 12 bits — Resolución de 8/10/12 bits — 3 μs, tiempo de conversión único de 10 bits — Datos de resultados justificados a la izquierda o a la derecha — Capacidad de disparo de conversión externa e interna — Oscilador interno para conversión en modos Stop — Despertar desde baja potencia modos de comparación analógicos > o <= match — Continuous conversion mode — Multiplexer for 16 analog input channels — Multiple channel scans — Pins can also be used as digital I/O • MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module) — 1 Mbit per second, CAN 2.0 A, B software compatible module – Standard and extended data frames – 0 - 8 bytes data length – Programmable bit rate up to 1 Mbps — Five receive buffers with FIFO storage scheme — Three transmit buffers with internal prioritization — Flexible identifier acceptance filter programmable as: – 2 x 32-bit – 4 x 16-bit – 8 x 8-bit — Wake-up with integrated low pass filter option — Loop back for self test — Listen-only mode to monitor CAN bus — Bus-off recovery by software intervention or automatically — 16-bit time stamp of transmitted/received messages • TIM (standard timer module) — 8 x 16-bit channels for input capture or output compare — 16-bit free-running counter with 8-bit precision prescaler — 1 x 16-bit pulse accumulator • PIT (periodic interrupt timer) — Up to four timers with independent time-out periods — Time-out periods selectable between 1 and 224 bus clock cycles
— Interrupción de tiempo de espera y disparadores periféricos — El inicio de los temporizadores se puede alinear • Hasta 8 canales x 8 bits o 4 canales x 16 bits Modulador de ancho de pulso — Período y ciclo de trabajo programables por canal — Salidas alineadas al centro o a la izquierda — Lógica de selección de reloj programable con una amplia gama de frecuencias • Módulo de interfaz periférica en serie (SPI) — Configurable para tamaños de datos de 8 o 16 bits — Dúplex completo o bidireccional de un solo cable — Transmisión y recepción con doble búfer — Modo maestro o esclavo — MSB-first o cambio de LSB primero — Opciones de polaridad y fase de reloj en serie • Dos interfaces de comunicación en serie (SCI) — Operación full-duplex o de un solo cable — Formato estándar de marca/espacio sin retorno a cero (NRZ) — Formato de retorno a cero invertido (RZI) IrDA 1.4 seleccionable con anchos de pulso programables — Selección de velocidad en baudios de 13 bits — Longitud de caracteres programable — Polaridad programable para transmisor y receptor — Despertar de recepción en el borde activo — Detección de interrupciones y detección de colisiones de transmisión compatible con LIN • Regulador de voltaje en chip — Dos reguladores de voltaje lineales paralelos con referencia de banda prohibida — Detección de bajo voltaje (LVD) con interrupción de bajo voltaje (LVI) — Circuito de restablecimiento de encendido (POR) — Restablecimiento de bajo voltaje (LVR) • Temporizador de activación de baja potencia (API) — Oscilador interno que impulsa un contador descendente — Ajustable con una precisión de +/-5% — Los períodos de tiempo de espera oscilan entre 0,2 ms y ~13 s con una resolución de 0,2 ms • Entrada/Salida: hasta 91 pines de entrada/salida (E/S) de propósito general según la opción del paquete y 2 solo entrada pines — Histéresis y dispositivo de tracción/bajada configurable en todos los pines de entrada — Potencia de la unidad configurable en todos los pines de salida • Opciones de paquete: paquete plano cuádruple de perfil bajo de 112 pines (LQFP) — paquete plano cuádruple de 80 pines (QFP)
— Paquete plano cuádruple de perfil bajo de 64 pines (LQFP) • Condiciones de funcionamiento — Amplio rango de voltaje de alimentación única de 3.135 V a 5.5 V a pleno rendimiento – Suministro separado para el regulador de voltaje interno y las E/S permiten un filtrado EMC optimizado — Frecuencia máxima de bus de CPU de 40 MHz — Rango de temperatura ambiente de –40 °C a 125 °C — Opciones de temperatura: – –40 °C a 85 °C – –40 °C a 105 °C – –40 °C a 125 °C
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