S912XET256W1MAL NXP
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S912XET256W1MAL NXP
• CPU12X de 16 bits — Compatible con versiones superiores del conjunto de instrucciones MC9S12 con la excepción de cinco instrucciones difusas (MEM, WAV, WAVR, REV, REVW) que se han eliminado — Direccionamiento indexado mejorado — Acceso a grandes segmentos de datos independientes de PPAGE • INT (módulo de interrupción) — Ocho niveles de interrupciones anidadas — Asignación flexible de fuentes de interrupción a cada nivel de interrupción. — Interrupción externa de alta prioridad (XIRQ) no enmascarable — Interrupción interna de la unidad de protección de memoria de alta prioridad no enmascarable — Hasta 24 pines en los puertos J, H y P configurables como interrupciones sensibles al flanco ascendente o descendente • EBI (interfaz de bus externo) (disponible solo en paquetes de 208 pines y 144 pines) — Hasta cuatro salidas de selección de chip para seleccionar espacios de direcciones de 16K, 1M, 2M y hasta 4MByte — Cada salida de selección de chip se puede configurar para completar la transacción en el tiempo de espera de uno de los dos generadores de estado de espera o la deaserción de la señal EWAIT • MMC (control de mapeo de módulos) • DBG (módulo de depuración) — Supervisión de buses de CPU y/o XGATE con solicitudes de punto de interrupción de tipo etiqueta o tipo fuerza — Búfer de rastreo circular de 64 x 64 bits captura información de cambio de flujo o acceso a la memoria • BDM (modo de depuración en segundo plano) • MPU (unidad de protección de memoria) — 8 regiones de direcciones definibles por tarea de programa activa — Granularidad del rango de direcciones tan bajo como 8 bytes — Sin escritura / No ejecutar Atributos de protección — Interrupción no enmascarable en violación de acceso • XGATE — Módulo de coprocesador de E/S programable y de alto rendimiento — Transfiere datos hacia o desde todos los periféricos y RAM sin intervención de la CPU ni estados de espera de la CPU — Realiza operaciones lógicas, de desplazamientos, aritméticas y de bits en los datos — Puede interrumpir la finalización de la transferencia de señalización de la CPU HCS12X — Disparadores desde cualquier módulo de hardware, así como desde la CPU posibles — Dos niveles de interrupción para atender tareas de alta prioridad — Hardware Compatibilidad con la inicialización del puntero de pila • OSC_LCP (oscilador) — Control de bucle de baja potencia Oscilador Pierce que utiliza un cristal de 4MHz a 16MHz — Buena inmunidad al ruido — Opción Pierce de giro completo que utiliza un cristal de 2MHz a 40MHz — Transconductancia dimensionada para un margen de arranque óptimo para cristales típicos • IPLL (generación de reloj de bucle de bloqueo de fase con filtro interno)
— No se requieren componentes externos — Opción configurable para ensanchar el espectro para reducir la radiación EMC (modulación de frecuencia) • CRG (generación de reloj y reinicio) — Perro guardián COP — Interrupción en tiempo real — Monitor de reloj — Despertar rápido desde STOP en modo de reloj automático • Opciones de memoria: 128K, 256k, 384K, 512K, 768K y 1M byte Flash — 2K, 4K byte emulado EEPROM — 12K, 16K, 24K, 32K, 48K y 64K Byte RAM • Flash Características generales — 64 bits de datos más 8 bits ECC (Código de Corrección de Errores) permiten la corrección de fallas de un solo bit y la detección de fallas dobles — Tamaño del sector de borrado 1024 bytes — Algoritmo automatizado de programación y borrado • Funciones de D-Flash: hasta 32 Kbytes de memoria D-Flash con sectores de 256 bytes para el acceso del usuario. — Comandos dedicados para controlar el acceso a la memoria D-Flash a través de la operación EEE. — Corrección de fallos de un solo bit y detección de fallos de doble bit dentro de una palabra durante las operaciones de lectura. — Algoritmo automatizado de programación y borrado con verificación y generación de bits de paridad ECC. — Borrado rápido de sectores y operación de programas de palabras. — Capacidad para programar hasta cuatro palabras en una secuencia de ráfaga • Características de EEPROM emuladas — Manejo automático de archivos EEE mediante un controlador de memoria interno. — Transferencia automática de datos EEE válidos de la memoria D-Flash a la memoria RAM del búfer en el reinicio. — Capacidad para controlar el número de palabras RAM de búfer relacionadas con EEE pendientes que quedan para programar en la memoria D-Flash. — Posibilidad de desactivar el funcionamiento de EEE y permitir el acceso prioritario a la memoria D-Flash. — Posibilidad de cancelar todas las operaciones EEE pendientes y permitir el acceso prioritario a la memoria D-Flash. • Dos convertidores de analógico a digital de 16 canales y 12 bits — Resolución de 8/10/12 bits — 3 μs, tiempo de conversión único de 10 bits — Datos de resultados izquierdo/derecho, firmados/sin firmar — Capacidad de disparo de conversión externa e interna — Oscilador interno para conversión en modos Stop — Activación desde modos de baja potencia en > de comparación analógica o <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
— Filtro de identificador flexible programable como 2 x 32 bits, 4 x 16 bits u 8 x 8 bits — Cuatro canales de interrupción separados para Rx, Tx, error y activación — Función de activación del filtro de paso bajo — Bucle invertido para operación de autoprueba • ECT (temporizador de captura mejorado) — 8 canales de 16 bits para captura de entrada o comparación de salida — Contador de funcionamiento libre de 16 bits con preescalador de precisión de 8 bits — Contador descendente de módulo de 16 bits con preescalador de precisión de 8 bits — Cuatro de 8 bits o dos Acumuladores de pulsos de 16 bits • TIM (módulo temporizador estándar): 8 canales de 16 bits para captura de entrada o comparación de salida: contador de funcionamiento libre de 16 bits con preescalador de precisión de 8 bits — 1 acumulador de impulsos de 16 bits • PIT (temporizador de interrupción periódica) — Hasta ocho temporizadores con períodos de tiempo de espera independientes — Períodos de tiempo de espera seleccionables entre 1 y 224 ciclos de reloj de bus — Interrupción de tiempo de espera y disparadores periféricos • 8 canales PWM (modulador de ancho de pulso): 8 canales x 8 bits o 4 canales x Modulador de ancho de pulso de 16 bits — Período y ciclo de trabajo programables por canal — Salidas alineadas al centro o a la izquierda — Lógica de selección de reloj programable con una amplia gama de frecuencias — Entrada de apagado de emergencia rápida • Tres módulos de interfaz periférica en serie (SPI) — Configurables para tamaños de datos de 8 o 16 bits • Ocho interfaces de comunicación en serie (SCI) — Formato estándar de marca/espacio sin retorno a cero (NRZ) — Formato IrDA 1.4 de retorno a cero invertido (RZI) seleccionable con anchos de pulso programables • Dos Módulos de bus Inter-IC (IIC) — Operación multimaestro — Software programable para una de las 256 frecuencias de reloj serie diferentes — Compatibilidad con el modo de transmisión — Compatibilidad con direcciones de 10 bits • Regulador de voltaje en chip — Dos reguladores de voltaje lineales paralelos con referencia de banda prohibida — Detección de bajo voltaje (LVD) con interrupción de bajo voltaje (LVI) — Circuito de restablecimiento de encendido (POR) — Operación de rango de 3,3 V y 5 V — Restablecimiento de bajo voltaje (LVR)
• Temporizador de activación (API) de baja potencia — Disponible en todos los modos, incluido el modo de parada completa — Ajustable con una precisión de +-5% — Los períodos de tiempo de espera oscilan entre 0,2 ms y ~13 s con una resolución de 0,2 ms • Entrada/Salida: hasta 152 pines de entrada/salida (E/S) de uso general más 2 pines de solo entrada — Histéresis y dispositivo de tracción hacia arriba/hacia abajo configurable en todos los pines de entrada — Potencia de la unidad configurable en todos los pines de salida • Opciones de paquete: MAPBGA de 208 pines — Paquete plano cuádruple de perfil bajo (LQFP) de 144 pines — Perfil bajo de 112 pines Paquete plano cuádruple (LQFP): paquete plano cuádruple (QFP) de 80 pines • Frecuencia máxima de bus de CPU de 50 MHz, frecuencia máxima de bus XGATE de 100 MHz
• CPU12X de 16 bits — Compatible con versiones superiores del conjunto de instrucciones MC9S12 con la excepción de cinco instrucciones difusas (MEM, WAV, WAVR, REV, REVW) que se han eliminado — Direccionamiento indexado mejorado — Acceso a grandes segmentos de datos independientes de PPAGE • INT (módulo de interrupción) — Ocho niveles de interrupciones anidadas — Asignación flexible de fuentes de interrupción a cada nivel de interrupción. — Interrupción externa de alta prioridad (XIRQ) no enmascarable — Interrupción interna de la unidad de protección de memoria de alta prioridad no enmascarable — Hasta 24 pines en los puertos J, H y P configurables como interrupciones sensibles al flanco ascendente o descendente • EBI (interfaz de bus externo) (disponible solo en paquetes de 208 pines y 144 pines) — Hasta cuatro salidas de selección de chip para seleccionar espacios de direcciones de 16K, 1M, 2M y hasta 4MByte — Cada salida de selección de chip se puede configurar para completar la transacción en el tiempo de espera de uno de los dos generadores de estado de espera o la deaserción de la señal EWAIT • MMC (control de mapeo de módulos) • DBG (módulo de depuración) — Supervisión de buses de CPU y/o XGATE con solicitudes de punto de interrupción de tipo etiqueta o tipo fuerza — Búfer de rastreo circular de 64 x 64 bits captura información de cambio de flujo o acceso a la memoria • BDM (modo de depuración en segundo plano) • MPU (unidad de protección de memoria) — 8 regiones de direcciones definibles por tarea de programa activa — Granularidad del rango de direcciones tan bajo como 8 bytes — Sin escritura / No ejecutar Atributos de protección — Interrupción no enmascarable en violación de acceso • XGATE — Módulo de coprocesador de E/S programable y de alto rendimiento — Transfiere datos hacia o desde todos los periféricos y RAM sin intervención de la CPU ni estados de espera de la CPU — Realiza operaciones lógicas, de desplazamientos, aritméticas y de bits en los datos — Puede interrumpir la finalización de la transferencia de señalización de la CPU HCS12X — Disparadores desde cualquier módulo de hardware, así como desde la CPU posibles — Dos niveles de interrupción para atender tareas de alta prioridad — Hardware Compatibilidad con la inicialización del puntero de pila • OSC_LCP (oscilador) — Control de bucle de baja potencia Oscilador Pierce que utiliza un cristal de 4MHz a 16MHz — Buena inmunidad al ruido — Opción Pierce de giro completo que utiliza un cristal de 2MHz a 40MHz — Transconductancia dimensionada para un margen de arranque óptimo para cristales típicos • IPLL (generación de reloj de bucle de bloqueo de fase con filtro interno)
— No se requieren componentes externos — Opción configurable para ensanchar el espectro para reducir la radiación EMC (modulación de frecuencia) • CRG (generación de reloj y reinicio) — Perro guardián COP — Interrupción en tiempo real — Monitor de reloj — Despertar rápido desde STOP en modo de reloj automático • Opciones de memoria: 128K, 256k, 384K, 512K, 768K y 1M byte Flash — 2K, 4K byte emulado EEPROM — 12K, 16K, 24K, 32K, 48K y 64K Byte RAM • Flash Características generales — 64 bits de datos más 8 bits ECC (Código de Corrección de Errores) permiten la corrección de fallas de un solo bit y la detección de fallas dobles — Tamaño del sector de borrado 1024 bytes — Algoritmo automatizado de programación y borrado • Funciones de D-Flash: hasta 32 Kbytes de memoria D-Flash con sectores de 256 bytes para el acceso del usuario. — Comandos dedicados para controlar el acceso a la memoria D-Flash a través de la operación EEE. — Corrección de fallos de un solo bit y detección de fallos de doble bit dentro de una palabra durante las operaciones de lectura. — Algoritmo automatizado de programación y borrado con verificación y generación de bits de paridad ECC. — Borrado rápido de sectores y operación de programas de palabras. — Capacidad para programar hasta cuatro palabras en una secuencia de ráfaga • Características de EEPROM emuladas — Manejo automático de archivos EEE mediante un controlador de memoria interno. — Transferencia automática de datos EEE válidos de la memoria D-Flash a la memoria RAM del búfer en el reinicio. — Capacidad para controlar el número de palabras RAM de búfer relacionadas con EEE pendientes que quedan para programar en la memoria D-Flash. — Posibilidad de desactivar el funcionamiento de EEE y permitir el acceso prioritario a la memoria D-Flash. — Posibilidad de cancelar todas las operaciones EEE pendientes y permitir el acceso prioritario a la memoria D-Flash. • Dos convertidores de analógico a digital de 16 canales y 12 bits — Resolución de 8/10/12 bits — 3 μs, tiempo de conversión único de 10 bits — Datos de resultados izquierdo/derecho, firmados/sin firmar — Capacidad de disparo de conversión externa e interna — Oscilador interno para conversión en modos Stop — Activación desde modos de baja potencia en > de comparación analógica o <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
— Filtro de identificador flexible programable como 2 x 32 bits, 4 x 16 bits u 8 x 8 bits — Cuatro canales de interrupción separados para Rx, Tx, error y activación — Función de activación del filtro de paso bajo — Bucle invertido para operación de autoprueba • ECT (temporizador de captura mejorado) — 8 canales de 16 bits para captura de entrada o comparación de salida — Contador de funcionamiento libre de 16 bits con preescalador de precisión de 8 bits — Contador descendente de módulo de 16 bits con preescalador de precisión de 8 bits — Cuatro de 8 bits o dos Acumuladores de pulsos de 16 bits • TIM (módulo temporizador estándar): 8 canales de 16 bits para captura de entrada o comparación de salida: contador de funcionamiento libre de 16 bits con preescalador de precisión de 8 bits — 1 acumulador de impulsos de 16 bits • PIT (temporizador de interrupción periódica) — Hasta ocho temporizadores con períodos de tiempo de espera independientes — Períodos de tiempo de espera seleccionables entre 1 y 224 ciclos de reloj de bus — Interrupción de tiempo de espera y disparadores periféricos • 8 canales PWM (modulador de ancho de pulso): 8 canales x 8 bits o 4 canales x Modulador de ancho de pulso de 16 bits — Período y ciclo de trabajo programables por canal — Salidas alineadas al centro o a la izquierda — Lógica de selección de reloj programable con una amplia gama de frecuencias — Entrada de apagado de emergencia rápida • Tres módulos de interfaz periférica en serie (SPI) — Configurables para tamaños de datos de 8 o 16 bits • Ocho interfaces de comunicación en serie (SCI) — Formato estándar de marca/espacio sin retorno a cero (NRZ) — Formato IrDA 1.4 de retorno a cero invertido (RZI) seleccionable con anchos de pulso programables • Dos Módulos de bus Inter-IC (IIC) — Operación multimaestro — Software programable para una de las 256 frecuencias de reloj serie diferentes — Compatibilidad con el modo de transmisión — Compatibilidad con direcciones de 10 bits • Regulador de voltaje en chip — Dos reguladores de voltaje lineales paralelos con referencia de banda prohibida — Detección de bajo voltaje (LVD) con interrupción de bajo voltaje (LVI) — Circuito de restablecimiento de encendido (POR) — Operación de rango de 3,3 V y 5 V — Restablecimiento de bajo voltaje (LVR)
• Temporizador de activación (API) de baja potencia — Disponible en todos los modos, incluido el modo de parada completa — Ajustable con una precisión de +-5% — Los períodos de tiempo de espera oscilan entre 0,2 ms y ~13 s con una resolución de 0,2 ms • Entrada/Salida: hasta 152 pines de entrada/salida (E/S) de uso general más 2 pines de solo entrada — Histéresis y dispositivo de tracción hacia arriba/hacia abajo configurable en todos los pines de entrada — Potencia de la unidad configurable en todos los pines de salida • Opciones de paquete: MAPBGA de 208 pines — Paquete plano cuádruple de perfil bajo (LQFP) de 144 pines — Perfil bajo de 112 pines Paquete plano cuádruple (LQFP): paquete plano cuádruple (QFP) de 80 pines • Frecuencia máxima de bus de CPU de 50 MHz, frecuencia máxima de bus XGATE de 100 MHz
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