S912XEG128W1MAL NXP
| Disponible |
S912XEG128W1MAL NXP
• CPU de 16 bits12X
— Compatible con versiones posteriores con el conjunto de instrucciones MC9S12 con la excepción de cinco instrucciones difusas (MEM, WAV, WAVR, REV, REVW) que se han eliminado
— Direccionamiento indexado mejorado
— Acceso a grandes segmentos de datos independientes de PPAGE
• INT (módulo de interrupción)
— Ocho niveles de interrupciones anidadas
— Asignación flexible de fuentes de interrupción a cada nivel de interrupción.
— Interrupción externa de alta prioridad no enmascarable (XIRQ)
— Interrupción interna de la unidad de protección de memoria de alta prioridad no enmascarable
— Hasta 24 pines en los puertos J, H y P configurables como interrupciones sensibles al flanco ascendente o descendente
• EBI (interfaz de bus externo) (disponible solo en paquetes de 208 y 144 pines)
— Hasta cuatro salidas de selección de chip para seleccionar espacios de direcciones de 16K, 1M, 2M y hasta 4MByte
— Cada salida de selección de chip se puede configurar para completar la transacción en el tiempo de espera de uno de los dos generadores de estado de espera o en la deafirmación de la señal EWAIT
• MMC (control de mapeo de módulos)
• DBG (módulo de depuración)
— Supervisión de buses de CPU y/o XGATE con solicitudes de punto de interrupción de tipo etiqueta o tipo fuerza
— El búfer de seguimiento circular de 64 x 64 bits captura información de cambio de flujo o acceso a la memoria
• BDM (modo de depuración en segundo plano)
• MPU (unidad de protección de memoria)
— 8 regiones de direcciones definibles por tarea de programa activa
— Granularidad del rango de direcciones de tan solo 8 bytes
— Atributos de protección sin escritura / sin ejecución
— Interrupción no enmascarable en caso de violación de acceso
• XGATE
— Módulo de coprocesador de E/S programable y de alto rendimiento
— Transfiere datos hacia o desde todos los periféricos y RAM sin intervención de la CPU ni estados de espera de la CPU
— Realiza operaciones lógicas, de desplazamientos, aritméticas y de bits en los datos
— Puede interrumpir la finalización de la transferencia de señalización de la CPU HCS12X
— Posibilidad de disparos desde cualquier módulo de hardware, así como desde la CPU
— Dos niveles de interrupción para dar servicio a tareas de alta prioridad
— Soporte de hardware para la inicialización del puntero de pila
• OSC_LCP (oscilador)
— Oscilador Pierce de control de bucle de baja potencia que utiliza un cristal de 4 MHz a 16 MHz
— Buena inmunidad al ruido
— Opción de perforación de giro completo que utiliza un cristal de 2 MHz a 40 MHz
— Tamaño de transconductancia para un margen de arranque óptimo para cristales típicos
• IPLL (generación de reloj de bucle de bloqueo de fase con filtro interno y frecuencia modulada)
— No se requieren componentes externos
— Opción configurable para ensanchar el espectro para reducir la radiación EMC (modulación de frecuencia)
• CPU de 16 bits12X
— Compatible con versiones posteriores con el conjunto de instrucciones MC9S12 con la excepción de cinco instrucciones difusas (MEM, WAV, WAVR, REV, REVW) que se han eliminado
— Direccionamiento indexado mejorado
— Acceso a grandes segmentos de datos independientes de PPAGE
• INT (módulo de interrupción)
— Ocho niveles de interrupciones anidadas
— Asignación flexible de fuentes de interrupción a cada nivel de interrupción.
— Interrupción externa de alta prioridad no enmascarable (XIRQ)
— Interrupción interna de la unidad de protección de memoria de alta prioridad no enmascarable
— Hasta 24 pines en los puertos J, H y P configurables como interrupciones sensibles al flanco ascendente o descendente
• EBI (interfaz de bus externo) (disponible solo en paquetes de 208 y 144 pines)
— Hasta cuatro salidas de selección de chip para seleccionar espacios de direcciones de 16K, 1M, 2M y hasta 4MByte
— Cada salida de selección de chip se puede configurar para completar la transacción en el tiempo de espera de uno de los dos generadores de estado de espera o en la deafirmación de la señal EWAIT
• MMC (control de mapeo de módulos)
• DBG (módulo de depuración)
— Supervisión de buses de CPU y/o XGATE con solicitudes de punto de interrupción de tipo etiqueta o tipo fuerza
— El búfer de seguimiento circular de 64 x 64 bits captura información de cambio de flujo o acceso a la memoria
• BDM (modo de depuración en segundo plano)
• MPU (unidad de protección de memoria)
— 8 regiones de direcciones definibles por tarea de programa activa
— Granularidad del rango de direcciones de tan solo 8 bytes
— Atributos de protección sin escritura / sin ejecución
— Interrupción no enmascarable en caso de violación de acceso
• XGATE
— Módulo de coprocesador de E/S programable y de alto rendimiento
— Transfiere datos hacia o desde todos los periféricos y RAM sin intervención de la CPU ni estados de espera de la CPU
— Realiza operaciones lógicas, de desplazamientos, aritméticas y de bits en los datos
— Puede interrumpir la finalización de la transferencia de señalización de la CPU HCS12X
— Posibilidad de disparos desde cualquier módulo de hardware, así como desde la CPU
— Dos niveles de interrupción para dar servicio a tareas de alta prioridad
— Soporte de hardware para la inicialización del puntero de pila
• OSC_LCP (oscilador)
— Oscilador Pierce de control de bucle de baja potencia que utiliza un cristal de 4 MHz a 16 MHz
— Buena inmunidad al ruido
— Opción de perforación de giro completo que utiliza un cristal de 2 MHz a 40 MHz
— Tamaño de transconductancia para un margen de arranque óptimo para cristales típicos
• IPLL (generación de reloj de bucle de bloqueo de fase con filtro interno y frecuencia modulada)
— No se requieren componentes externos
— Opción configurable para ensanchar el espectro para reducir la radiación EMC (modulación de frecuencia)
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