S912XEG128W1MAA NXP
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S912XEG128W1MAA NXP
• Capacidad de paginación para soportar un espacio de direcciones de memoria global de 8 Mbytes
• Arbitraje de bus entre los maestros CPU, BDM y XGATE
• Accesos simultáneos a diferentes recursos1 (internos, externos y periféricos) (ver Figura 3-1)
• Resolución de colisiones de acceso al bus objetivo
• Control del modo de funcionamiento de la MCU
• Control de seguridad de MCU
• Esquemas de mapa de memoria separados para cada CPU principal, BDM y XGATE
• Bits de control de ROM para permitir la selección de FLASH o ROM en el chip
• Reemplazo de puertos, registros, control de acceso
• Generación de reinicio del sistema cuando la CPU accede a una dirección no implementada (es decir, una dirección que no pertenece a ninguno de los módulos en chip) en modos de un solo chip
• Capacidad de paginación para soportar un espacio de direcciones de memoria global de 8 Mbytes
• Arbitraje de bus entre los maestros CPU, BDM y XGATE
• Accesos simultáneos a diferentes recursos1 (internos, externos y periféricos) (ver Figura 3-1)
• Resolución de colisiones de acceso al bus objetivo
• Control del modo de funcionamiento de la MCU
• Control de seguridad de MCU
• Esquemas de mapa de memoria separados para cada CPU principal, BDM y XGATE
• Bits de control de ROM para permitir la selección de FLASH o ROM en el chip
• Reemplazo de puertos, registros, control de acceso
• Generación de reinicio del sistema cuando la CPU accede a una dirección no implementada (es decir, una dirección que no pertenece a ninguno de los módulos en chip) en modos de un solo chip
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